Tugas Pendahuluan 1

[KEMBALI KE MENU SEBELUMNYA]


1.Kondisi[kembali]

Percobaan 1 kondisi 12

Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=1, B1=1, B2=1, B3=clock, B4=0, B5=don’t care, B6=0


2. Rangkaian Simulasi
[kembali]



3. Video Simulasi[kembali]



4. Prinsip Kerja[kembali]

JK Flip Flop

Pada kondisi rangkaian JK flip-flop, B1 terhubung ke Set (S) dengan nilai 1, B0 terhubung ke Reset (R) dengan nilai 1, B2 terhubung ke input J dengan nilai 1, B4 terhubung ke input K dengan nilai 0, dan B3 terhubung ke Clock (CLK). Karena Set (S) dan Reset (R) bersifat active low, nilai 1 pada kedua input ini berarti Set dan Reset tidak aktif, sehingga flip-flop dapat beroperasi secara normal berdasarkan input J dan K. Dalam kondisi J = 1 dan K = 0, flip-flop seharusnya berada dalam mode Set, yang berarti output Q akan diatur menjadi 1, dan Q (komplemen dari Q) akan menjadi 0 saat terjadi transisi clock dari rendah ke tinggi (rising).

Namun, karena B3 (Clock) bernilai 0 dalam kondisi ini, tidak ada transisi clock dari rendah ke tinggi. Tanpa adanya transisi clock, flip-flop tidak akan mengubah outputnya, dan output akan tetap pada keadaan sebelumnya. Meskipun input J dan K mengharuskan flip-flop di-Set, perubahan output hanya terjadi jika clock mengalami transisi. Karena clock tetap 0, output flip-flop tetap stabil dan tidak berubah.


D Flip Flop

Pada rangkaian D flip-flop, input B1 terhubung ke Set (S) dengan nilai 1 dan B0 terhubung ke Reset (R) dengan nilai 1. Karena Set dan Reset bersifat active low, nilai 1 pada kedua input ini berarti Set dan Reset tidak aktif. Input B5 terhubung ke input D, tetapi karena nilai B5 adalah don't care, nilai input D tidak mempengaruhi kondisi flip-flop. Selain itu, input B6 terhubung ke Clock (CLK) dengan nilai 0 (tidak aktif), yang berarti tidak ada perubahan clock. Karena D flip-flop hanya mengubah output pada saat transisi clock dari rendah ke tinggi, pada kondisi clock 0 (tidak aktif), output Q akan tetap pada nilai sebelumnya dan tidak akan berubah, terlepas dari nilai input D. Dengan kata lain, D flip-flop akan menyimpan keadaan saat ini tanpa mengubah output selama clock berada pada nilai rendah.

5. Link Download[kembali]

Rangkaian [Download]

Video Simulasi [Download]

HTML [Download]

Datasheet 7474 [Download]

Datasheet 74LS112 [Download]

Tidak ada komentar:

Posting Komentar

   BAHAN PRESENTASI UNTUK MATA KULIAH  ELEKTRONIKA 2023 Nama : Hadi Andhika Jafta NIM : 2210951009 Dosen Pengampu : Dr. Darwison, MT...