1.Kondisi[kembali]
Percobaan 2 kondisi 12
Buatlah rangkaian T
flip flop seperti pada gambar pada percobaan 2 dengan ketentuan input B0=0,
B1=0, B2=don’t care
2. Rangkaian Simulasi[kembali]
3. Video Simulasi[kembali]
4. Prinsip Kerja[kembali]
Pada rangkaian T
flip-flop yang diberikan, input B0 terhubung ke Reset (R) dengan nilai 0, B1
terhubung ke Set (S) juga dengan nilai 0, dan B2 terhubung ke Clock (CLK)
dengan kondisi don't care. Input J dan K dari flip-flop terhubung langsung ke
Vcc, yang artinya J = 1 dan K = 1. Pada dasarnya, T flip-flop adalah bentuk
dari JK flip-flop yang beroperasi dalam mode toggle ketika kedua input J dan K
bernilai 1, di mana output Q akan berubah setiap kali terjadi transisi clock.
Namun, pada rangkaian ini, baik Reset (R) maupun Set (S) bernilai 0. Karena
kedua input ini bersifat active low, maka keduanya aktif secara bersamaan.
Dalam keadaan ini, flip-flop akan berada dalam kondisi tidak valid, yang
menghasilkan output Q = 1 dan Q'= 1. Kondisi ini sebenarnya tidak diinginkan
karena output flip-flop seharusnya tidak berada dalam keadaan seperti itu.
Namun, karena adanya aktivasi bersamaan dari Set dan Reset, flip-flop masuk ke
kondisi tidak terdefinisi, menyebabkan kedua output menjadi 1. Kondisi ini
dikenal sebagai invalid state dan biasanya dihindari dalam perancangan
rangkaian logika.
5. Link Download[kembali]
Rangkaian [Download]
Video Simulasi [Download]
HTML [Download]
Datasheet 74LS112 [Download]
Tidak ada komentar:
Posting Komentar